2025 年，快充赛道进入“后硅时代”。当 100 W 以上多口充电器纷纷把体积压到饼干盒大小，消费者开始追问：下一波红利到底靠什么？能华（CorEnergy）用一颗 650 V 耗尽型氮化镓晶体管 CE65H270TOEI 给出答案——在 140 W 标杆功率点上，把峰值效率推到 96.3 %，同时让 PCB 面积比传统超结 MOS 方案再缩小 38 %。本文从器件、拓扑、系统到量产，完整拆解这套“140W 快充新范式”。

为什么“耗尽型”成了效率突破口

    没有驱动负压的烦恼

    增强型 GaN 需要 -3 V~-5 V 负压关断，辅助供电、负压电荷泵都会吃掉 0.5 %~1 % 的效率。CE65H270TOEI 为耗尽型，VGS(th) = -3.3 V，关断只需 0 V，驱动电路直接省掉负压轨，控制器可选 9 V/12 V 自举方案，BOM 立刻减少 4 颗小信号 MOS 与 2 颗电解。

    动态 RDS(on) 只有 210 mΩ

    能华采用 5 nm 超薄势垒层 + 高介电常数栅介质，把 25 °C 静态 RDS(on) 标到 270 mΩ，但在 400 kHz 硬开关条件下，动态导通电阻反而比同规格增强型 GaN 低 20 %。原因在于器件关断瞬间沟道载流子被“扫空”，反向恢复电荷 QRR 仅 24 nC，体二极管行为接近肖特基，拖尾电流几乎为零。

    650 V 真耐压 + 800 V 瞬态裕量

    市面 600 V 增强型 GaN，在 264 Vac 输入、闪电 2 kV 浪涌时往往要靠大体积 MOV 与 TVS 保驾。CE65H270TOEI 给出 800 V 瞬态耐压，PFC 级可以跑到 420 V 母线，留出 30 V 过压窗口，让后级 DC-DC 电感量再降 15 %，磁芯体积同步缩小。

140 W 系统规格与拓扑选择

输入：90-264 Vac
输出：5-28 V、最大 5 A、USB PD3.1 EPR 140 W
拓扑：两相交错 PFC + AHB（非对称半桥）+ 二次降压

关键器件：

PFC 主开关：CE65H270TOEI × 2（交错）
AHB 高压桥：CE65H270TOEI × 2
二次 Buck：100 V 集成 DrMOS × 2

目标效率：

230 Vac 下，10 % 负载 ≥ 92 %，100 % 负载 ≥ 96 %，满足 DoE VI 与 CoC Tier 2。

PFC 级：两相交错，频率 400 kHz

    磁集成

    两相电感绕在同一 EQ25 磁芯，磁通抵消让直流偏置降 30 %，单颗感值 82 μH，峰峰值电流 1.8 A，磁芯损耗仅 1.2 W。

    临界导通模式（CrM）+ 谷底同步

    传统 CrM 在轻载会抬频，EMI 难打。能华方案把谷底导通次数锁在 4-6 谷，等效频率 200-400 kHz，既降 EMI 又保证 92 % 轻载效率。

    驱动供电零负压

    耗尽型 GaN 栅极关断 0 V，自举电容直接挂 12 V，驱动芯片选 2 A 源出/3 A 灌入的 NCP81080，外围仅 1 颗 4.7 μF 陶瓷 + 1 颗 10 Ω 栅极电阻，驱动损耗 0.18 W，比增强型方案低 0.4 W。

AHB 级：把 400 V 母线“榨”到 96 %

    非对称半桥天然适合耗尽型

    上管?？⑾鹿艹９氐?AHB 拓扑，耗尽型 GaN 做高压侧开关，0 V 即可关断，无需负压；低压侧用 100 V 硅 MOS 同步整流，上下管驱动共地，省去隔离变压器。

    磁复位软开关

    谐振电容 Cr= 47 pF，漏感 Lr= 6 μH，实现 ZVS 开通；CE65H270TOEI 输出电容 COSS= 18 pF，结电容能量在死区 150 ns 内完全回收，开关损耗 0.3 W，比 LLC 方案低 0.7 W。

    同步整流时序

    次级用数字控制器采样 VDS，20 ns 内关断同步 MOS，体二极管导通时间 < 40 ns，反向恢复损耗忽略不计；二次侧用 3 mm × 3 mm 100 V MOS，RDS(on) 6 mΩ，导通损耗 0.45 W。

二次 Buck：28 V/5 A 低纹波

USB PD3.1 EPR 要求 28 V 档峰值纹波 < 100 mV。方案采用 1 MHz 相移控制双 Buck，交错 180 °，等效频率 2 MHz，输出电容仅 3 × 22 μF 陶瓷 + 1 × 47 μF 钽聚合物，体积 0805 × 3 + 1210 × 1，比传统 300 kHz 方案省 60 % 占位。

热设计：3D 铜柱＋氮化铝垫片

140 W 满载时，PFC 两颗 CE65H270TOEI 各 1.1 W、AHB 两颗各 0.9 W，总计 4 W。用 0.3 mm 氮化铝垫片把热量直灌 1.2 mm 铜柱，铜柱再与 1.5 mm 铝壳背板焊接，热阻 θJA 从 45 °C/W 降到 18 °C/W，环境温度 25 °C 时器件结温 105 °C，距离 150 °C 降额线余量 45 °C，满足 40 °C 环境温度 8 小时满载老化。

EMI 与安规：400 kHz 也能过 CISPR32 B 级

耗尽型 GaN 没有反向恢复，30-50 MHz 段共模噪声天然低 6 dB；PFC 谷底锁定、AHB 软开关把高频包络压到 2 mV，再加 2 级 π 型共模电感 + Y 电容分段，最终传导峰值 48 dBμV，低于 CISPR32 B 级限值 6 dB，余量充足。

BOM 成本与量产实测

对比传统“硅 MOS + LLC”140 W 方案，能华 CE65H270TOEI 方案：

• 器件总数：从 118 颗降到 92 颗
• 磁件体积：PFC 电感 82 μH × 1，AHB 变压器 6 μH × 1，合计 12 mm 高
• 峰值效率：96.3 %（230 Vac，28 V/5 A）
• 满载功率密度：1.82 W/cm3（不含壳），含壳 1.35 W/cm3

结语

当行业还在 95 % 效率门口徘徊，CE65H270TOEI 用耗尽型技术把 140 W 快充推上 96 % 台阶，同时砍掉负压驱动、缩小磁件、精简 BOM。对于 OEM/ODM 而言，这意味着在 1 cm3/W 功率密度时代，仍然可以保留 1 % 以上的效率红利，直接换算成终端 2-3 ℃ 的温升优势与 5-8 % 的能耗节省。